随着半导体工艺技术的进步，超大规模集成电路已经进入了纳米时代，市场对芯片高性能和低功耗的需求给ASIC物理设计带来了巨大的挑战，尤其是时序收敛变得越来越困难。为了改善时序、提高性能，时钟偏差规划作为同步电路的一种优化手段被应用到ASIC设计流程中。　　 本文分析了当前ASIC物理设计中遇到的困难和挑战，阐述了时钟偏差规划在时序优化方面的重要性。时钟偏差规划作为现有EDA工具的补充，必须要建立适合自己的数据结构。本文使用时序分析工具PrimeTime将电路中的触发器和时序路径提取出来并将之抽象成图，以触发器作为图中的点、以时序路径作为图中的边，用矩阵的形式保存数据。然后结合图论中参数化最短路径问题和实际电路的时序意义对抽象出来的图进行时钟偏差规划调整，以达到改善时序的目的。作为一个独立于EDA工具的方法，时钟偏差规划要结合到现有的工具和业界标准流程中去。在ASIC设计流程中，对时钟偏差影响最大的时钟树综合是以零时钟偏差为优化目标的，所以时钟偏差规划必须在时钟树综合之前完成，用规划的结果指导时钟树综合。时钟偏差规划算法与工具的融合则利用了EDA工具普遍支持的Tcl脚本环境与Shell的交互命令米完成。　　 时钟偏差规划使用图的概念和矩阵的形式来描述电路，达到了预期的效果，能够反映同步时序电路中寄存器和时序路径的各种特性。从结果来看，时钟偏差规划起到了优化时序的目的，对大部分电路都能够给出一个合理的时钟调整方案。