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本课题主要是用FPGA实现一个数字复接器。其主要功能是在复接端将四个支路的2.048Mbps数据通过正码速调整技术，将其合路成一路8.448Mbps的高速数据流，在分接端又将此高速数据流恢复成原来的四路2.048Mbps的数据。此支路低速数据流与高速数据流既可以是没有编码的一般的非归零码流，也可以是编成了适合于在线路上传输的HDB3线路码。本课题中的时钟提取部分和平滑时钟部分都是用的锁相环来实现的。本文首先分析了线路码的一般问题；其次分析了正码速调整的基本原理及所涉及的一般问题，并说明了用FPGA进行电路设计的一般方法；最后分析了本系统所产生的抖动，如抖动的产生，分类以及如何减小抖动等，并对本课题所产生的两类抖动即正码速调整引入的侯时抖动和平滑锁相环引入的抖动进行了分析，并用Matlab仿真工具对锁相环的抖动与其环路带宽之间的关系进行了仿真与计算。 本人的工作主要包括： 1．利用FPGA完成了复接、分接系统的设计和调试。 2．利用FPGA完成了HDB3线路码的设计与调试。 3．利用锁相环完成了码速恢复。 4．对本复接分接系统所产生的抖动进行了理论分析和仿真。 5．对FPGA进行了误码率测试，误码性能优于10-9。