随着集成电路制造工艺技术的迅速发展，集成电路集成度迅速攀升，制造流程及工艺步骤日趋复杂，工艺尺寸也在不断缩小。集成电路可制造性设计(DesignFor Manufacturability,DFM)以直接提升集成电路芯片的良品率及降低芯片的生产成本为主要目的,越来越引起业界的关注。本文对深亚微米大规模集成电路的可制造性设计展开研究。首先简要介绍集成电路的制造工艺，分析深亚微米工艺制造过程中出现的工艺可变性问题、光刻问题、化学机械抛光问题以及天线效应问题；然后阐述集成电路芯片良率损耗的机理，良率的损耗主要由随机良率损耗、系统误差良率损耗和参数波动良率损耗三部分构成。针对集成电路制造过程中出现的问题，基于集成电路设计与制造是相互协同、相互关联的，本文在物理设计阶段加入可制造性设计，并提出了相应的可制造性设计方案。针对化学机械抛光出现的问题采用区域填充、双过孔和宽金属开槽来解决；针对天线效应问题采用跳线和加反向二极管的方式解决；在物理设计阶段采用全局布线DFM，进行互连扩展；最后在sign off(签核)的时候采用OCV(OnChip Variation)的方式进行时序收敛检查。在提出可制造性设计方案之后，论文基于传统的物理设计流程提出了加入可制造性设计的物理设计流程。最后以智能卡读卡器芯片的设计为例，在智能卡读卡器芯片的物理设计过程中加入可制造性设计方案，完成该芯片的设计,通过可制造性设计方案的实施，解决工艺制造过程中出现的良率问题。最后芯片在SMIC0.18m工艺下成功流片。论文通过对深亚微米大规模集成电路可制造性设计的研究，提出加入可制造性设计的物理设计流程。在集成电路物理设计过程中加入可制造性设计流程，降低了集成电路工艺制造过程中出现问题的几率,减少了集成电路制造过程中出现的良率损耗。研究内容为深亚微米大规模集成电路工艺下可制造性设计提供了一定的借鉴和参考。