随着集成电路集成密度的持续提高和成本的不断降低,单一芯片内能够集成更多的器件,采用更复杂的结构,完成更强大的功能。浮点运算能力是考察一款通用处理器性能的重要指标之一。浮点乘加部件作为一种功能强大且用途广泛的运算部件,可以显著提高处理器的浮点运算能力。这一点已被多款商用的通用处理器所证明。因此,高性能通用处理器有必要增加浮点乘加部件。浮点乘加部件的优点包括:速度快,精度高,能够降低对总线带宽的需求,减少读写寄存器堆的压力,提高指令吞吐率等。此外,浮点乘加部件能够执行单独的乘法和加法指令,还能够在软件控制下进行除法、开根运算,实现基本函数功能。传统的浮点乘加部件采用“乘法-加法-规格化-舍入”的结构。与此不同,本文采用更为先进的浮点乘加部件结构,即“乘法-规格化-加法并舍入”,有效降低了延时,性能更为突出。缺点是付出了较大的面积代价。前导1预测(LOP)是浮点乘加部件设计的关键算法之一。浮点乘加部件需要实现3个操作数的前导1预测电路,传统的LOP算法不能直接处理3个操作数,通过间接方法实现又会增加关键路径延时并增大电路面积。针对这一局限,本文提出了三个操作数的前导1预测算法,进行了理论推导和实验比较,可以有效缩短前导1预测电路的延时并减少面积,从而缩短整个乘加部件的延时。通过浮点乘加部件执行乘加、乘法、加法的延时都是一样的,这可能会造成某些应用下乘加部件的性能反而不如乘法器和加法器的情况。乘法/加法旁路技术可以改变这种情况,将浮点乘加部件执行乘法/加法的时间有效降低,从而提高浮点乘加部件的总体浮点性能。