在使用硬件描述语言设计数字电路的过程中，模拟是非常重要的一个环节，通过模拟可以实时反馈设计结果，使用户发现设计中存在的问题。但是随着集成电路设计规模和复杂度的不断增长，传统的串行模拟方法日益成为设计中的瓶颈。并行模拟由于在提高模拟速度方面有着巨大的潜力，得到了越来越多的关注。Verilog作为一门被广泛使用的硬件描述语言，如果能在并行Verilog模拟上有所突破，则必将提高我国在集成电路设计领域的竞争力，并对我国EDA的发展产生重要的推动作用。 本文首先介绍了并行Verilog模拟的原理和影响并行Verilog模拟的因素，在此基础上提出了一个并行Verilog模拟的框架并加以实现，通过将Verilog转换为C++，然后与底层并行模拟支持库进行链接，生成可执行的并行程序，进行并行模拟。整个系统按照功能可以分为三部分，即前端分析模块、并行模拟支持库和代码生成模块。前端分析模块将Verilog描述转换为中间格式，并行模拟支持库为并行Verilog模拟提供支持，代码生成模块负责电路划分以及生成可执行的C++代码。本文对这三部分的设计过程分别进行了详细的论述。 最后，在集群式高性能计算机上，用实际电路对系统进行了测试。实验结果表明本系统能够对Verilog描述的电路进行正确的模拟，并且也证明了并行模拟在提高模拟速度上的潜力。