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随着集成电路发展进入深亚微米，功耗问题日益突出。功耗问题带来了一系列不利影响，包括移动设备的应用、电路可靠性及能源问题等。低功耗技术可以实现在集成电路设计的各个环节，其中低功耗后端设计能够获得明显效果。诸如门控时钟、多阈值电压等传统技术对功耗的优化效果显著，一些新技术也相继被提出，如多电压域、门控电源等。 本文在分析了CMOS电路功耗来源的基础上，重点研究了传统与新型低功耗技术，并研究了基于统一电源格式的低功耗后端设计流程。论文的主要工作和创新成果包括: 1、以RapidlO高速接口电路为设计对象，在SMIC65nm工艺下，通过逻辑综合与布局布线两个主要后端设计步骤分析了各技术的低功耗效果，并全面实现了低功耗设计; 2、在深入分析RapidlO设计特点的基础上，采用了多电压域及门控电源等新型技术，对RapidlO高速接口电路中的某些部分进行了有针对性的低功耗设计。最终的低功耗设计在保证时序的前提下，电源网络压降满足要求，总功耗比原始设计下降了70％以上。此外，结合本次设计提出了一种适合数字集成电路的低功耗后端设计方法学。 研究工作采用通用设计工具，包括Synopsys公司的逻辑综合工具DesignCompiler、布局布线工具IC Compiler及功耗分析工具PrimeTime PX等。研究工作表明通过采用多种低功耗后端设计技术可以有效降低深亚微米数字集成电路整体功耗。