随着高速串行总线接口技术的应用日益广泛,测试者对高速串行信号的测试需求快速增长,对测试仪器的带宽、采样率、存储深度等性能指标要求也越来越高。数字示波器作为电子信息领域用途最广、用量最大的测试仪器,其高速串行总线协议信号的解码与分析功能已变得必不可少。同时,随着FPGA+工控机架构的出现以及多线程处理技术的应用,很大程度上提高了示波器的数据运算效率,并且示波器的人机交互界面也变得更为美观和人性化。本文结合某型号20GSPS数字存储示波器项目,重点对示波器的高速串行总线协议解码与分析功能进行了研究,设计了示波器的协议解码分析模块的软件部分,实现了对JTAG、SATA、PCIe等高速串行总线协议的解码与分析,具体内容如下:1、高速串行总线协议编码原理研究及解码流程设计。对课题涉及的JTAG、SATA、PCIe等三种高速串行总线协议的编码原理进行了研究,并根据每种协议的编码方式和数据包格式设计了对应的解码流程。2、高速串行总线协议解码算法研究。根据每种协议的编码方法设计相应的解码算法,对所研究的总线协议中用到的编码及解码方式进行研究。首先对示波器采集到的原始协议数据进行预处理,产生逻辑化的0、1串行码流,提高后续解码分析的工作效率;然后对协议解码需要用到的数据解扰算法、8B/10B算法、CRC校验算法以及帧起始匹配算法进行了分析和设计,这些算法是实现协议解码分析模块的关键所在。3、协议解码与分析模块的设计实现。将模块分为解析部分和显示部分,使用类继承结构,将多种协议的共有特征提炼出来封装为一个基类,每种协议独有的特征封装为子类,使代码结构清晰,复用性高。将解码结果存储到相应的动态存储区中,从中获取有效解码信息来用于解码标签或者事件列表的显示。最后,对设计的协议解码分析模块进行了测试验证。测试结果显示,本协议解码分析模块能够得出正确的解码结果,并且模块运行稳定,从而表明了所用算法和实现功能的正确性。