传统的基于电压域的ADC的面积和功耗较大,为了降低功耗,从电压域转到时间域是一个有效的选择。时间域的量化精度随工艺进步而提高,目前已经超过电压域量化精度。延迟链ADC(Delay-Line-Based ADC)是时间域ADC的典型代表,而在超高速采样的场合也可以使用时间交织技术(Time-Interleaved)以提高采样率。然而,延迟链ADC本身的失配误差以及时间交织ADC的通道间失配误差,都极大限制了时间域ADC的动态范围,需要引入相应的校准算法以改善其性能。本文首先系统地分析了时间交织延迟链ADC的误差来源并对其进行仿真建模。延迟链ADC的压控延迟单元本身存在延时偏离,各延迟单元之间还存在失配的问题;时间交织ADC的通道之间也存在通道失配问题。接下来,本文拓展了流水线ADC中的谐波校正算法(Harmonic Distortion Cacellation,HDC),将其应用在延迟链ADC中以实现延迟失配的校准。这里改进了算法结构,通过增加一路额外的延迟链ADC作为参考通道,注入用于校准的伪随机序列,从而帮助快速提取误差,减少校准时间。最后,采用基于斩波调制的方法,同时校准通道间的带宽失配和采样时间失配。针对该方法存在的校准方向有时会随着输入信号频带变化而变化从而导致出错的问题,设计了校准方向的修正算法,扩展了该方法的适用范围。基于MATLAB/simulink搭建了4位、200MS/S、两通道的时间交织延迟链ADC模型,以验证时间交织延迟链ADC的结构和功能。并且搭建了一个8位、100MS/s的延迟链ADC,进行单通道内部误差校准算法验证,对于单通道谐波失真校准算法,当谐波失真的三阶误差系数为0.05时,经校准算法校准后,ENOB由5.5位提升到7.64位。此外,搭建了一个四通道、12位、1GS/s的TIADC,以验证通道间的时间失配误差校准算法,当第二、三、四通道采样时间失配误差为3%、1.5%、-0.4%时,经过改进斩波调制校准算法校准后,ENOB由6.61提升到11.89位。此外,在第一到第八子奈奎斯特频带范围内,验证了校准方向修正算法的正确性。文中还对校准算法进行RTL设计,利用Verilog HDL描述校准算法,利用Modelsim完成了校准算法的功能验证,并进一步在FPGA开发板上完成了部分算法的性能验证。