半导体闪存包括浮栅闪存和分离陷阱闪存是目前应用最为广泛的非挥发性存储器之一。近年来，在市场需求和技术革新的双重驱动下闪存技术得到迅猛发展。然而随着闪存器件尺寸的缩小，闪存器件面临着如何实现高速，高集成密度，高可靠性，低功耗以及低工作电压应用的巨大挑战。本文的主要工作之一即是从闪存器件角度出发为继续提高闪存的可靠性，存储密度和降低功耗及工作电压而展开理论和实验的研究。另外，现今对高K材料在一些新型闪存技术中的低功耗和低电压的应用还缺乏探索性的研究，因此本文以低功耗和低电压应用为目标也对高K材料在闪存器件中的应用和带来的影响进行了分析和模拟研究。 针对如何提高浮栅闪存器件的可靠性和降低功耗，本文系统分析了闪存器件的失效机制，闪存的工作机制和导致高功耗的因素，首次提出了通过改变闪存浮栅的能带结构来改善其性能的方法，并由此提出了新型双掺杂浮栅(DDFG，DualDopingFloatingGate)闪存结构。开发出了和传统CMOS工艺完全兼容的大角度离子注入形成DDFG的制备方法。DDFG闪存通过浮栅的掺杂设计，使得电子可以存储在受限的能谷中，能有效地防止浮栅漏电，而且浮栅的能带设计引起闪存CHE编程时沟道电场的优化，提高编程速度和效率。模拟和实验结果表明，DDFG闪存相对于传统闪存器件，其保持能力有很大的提高，CHE编程功耗有一个数量级的下降，编程速度也有10倍以上的提高。 针对如何提高闪存的存储密度，特别是NOR型分离陷阱闪存的存储密度，首次提出了能够实现每单元存储4位数据的DNROM(DualNitrideReadOnlyMemory)闪存概念，并提出了相应的模型，工作机制和制备工艺。DNROM采用两层互相隔离的氮化硅层且在器件的两端存储电荷，模拟和实验结果表明，DNROM每位数据之间的阈值窗口可以达到1V，驱动电流可以达到100μA/μm以上。可靠性实验表明DNROM具有常温下大于10年的保持能力，并具有较好的耐擦写循环能力。 针对DNROM器件在等比例缩小到一定尺寸以后，会出现两端存储数据的相互串扰问题，本文提出了一种优化的DNROM结构—分离栅DNROM(Split-DNROM)。分离式DNROM通过物理隔离器件两端的氮化硅层，从而有效地抑制了数据的串扰，可以进一步提高DNROM的等比例缩小能力。模拟结果表明，当沟道长度缩小到130nm以后，分离栅DNROM对串扰的抑制明显要好于普通的DNROM器件。提出了采用虚栅(DummyGate)工艺以及侧墙硬掩膜技术来制备分离栅DNROM的整套方案。 针对如何把高K材料应用在新型闪存技术中来降低工作电压和降低功耗，本文从以下两方面进行了研究。 一是首次提出采用高K材料LaAlO3用做NROM器件的隧穿氧化层。LaAlO3在编程和擦除时可以引入较低的电子和空穴势垒，有利于编程擦除性能的提高。二维器件模拟结果表明，LaAlO3可以使得NROM器件编程和擦除时位线的电压从传统的5V降低到3V，效率有10倍以上的提高，从而降低功耗，并且能有效抑制阵列中单元的编程干扰问题。 二是首次提出将高K材料LaAlO3用做P型闪存器件的隧穿氧化层，当采用LaAlO3时，和传统的SiO2相比，LaAlO3不但能够提供更大的物理厚度，从而提高保持特性，而且和其他的高K介质相比，LaAlO3和Si之间的能带差能够使得电子和空穴的势垒降低，从而同时提高P型闪存带带隧穿热电子注入编程的速度和效率并且能够采用沟道热空穴注入进行擦除。二维器件模拟表明和SiO2相比，在相同的偏压下LaAlO3可以使得P型闪存的编程/擦除速度和效率提高至少一个量级，结果还表明，采用LaAlO3可以把P型闪存的位线编程/擦除电压|VDS|从普通的5V下降到3V，从而可以有效地抑制在普通P型闪存中影响严重的编程干扰问题。