静态随机存储器(SRAM)在大规模芯片中的占比越来越大,人们为了追求性能而缩小制造工艺、为了减小功耗而降低供电电压、为了增加容量而提高存储密度,使得SRAM更加容易“敏感”,更易发生故障。因此,保证高可靠性的低电压SRAM测试成为制约芯片成本、保证芯片良率的关键。本文围绕故障覆盖率这一指标,综合考虑测试时间和测试成本等因素,提出了一种面向弱故障的BIST测试方案。首先介绍了低电压SRAM经典设计架构和常见的故障模型,对比分析了低电压SRAM两种常见的测试技术,即面向存储单元的DFT技术和面向存储阵列的BIST技术。其次,本文探索分析了低电压SRAM的故障敏感性和故障测试方法有效性,并在此基础上提取出了三种弱故障模型:存储单元弱故障(Cell Weak Fault,CWF)、译码器字线弱故障(Decoder WL Weak Fault,DWWF)和写驱动位线弱故障(Writer BL Weak Fault,WBWF)。接着,在March C+算法、Checkerboard算法和三种弱故障机理研究的基础上,根据临界电阻的定义推演出三种弱故障对应的测试元素。最后,根据棋盘数据背景比传统数据背景在低电压下更易敏化故障的特性,结合连续读操作设计出一种仅有7个测试元素新型测试算法:March-CBD算法,该算法具有弱故障覆盖率高、测试时间短的优点。本文基于SMIC 40nm工艺在一片64KB SRAM上实现了March-CBD算法及其测试电路。通过HSIM+VCS混合仿真技术进行大量数据的仿真与分析,结果表明:March-CBD算法在低电压条件下针对AD(CWF&DWWF)、AW(CWF&WBWF)和DW(DWWF&WBWF)三种弱故障组合的故障覆盖率相比于March C+算法分别提升了11.4%、13.9%和6.5%;MarchCBD算法的算法复杂度仅为12N,测试时间相比于March C+算法降低了14%;BIST电路带来的面积开销仅增加了1%。