【摘 要】
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SHA-3算法是最新的安全散列算法,它广泛应用于通信安全领域,在当前和将来很多年之内承担计算消息摘要,保证信息完整性的任务。本文根据SHA-3算法原理在FPGA上实现了 SHA-3算法,本文的主要工作有:（1）本文对SHA-3算法FPGA实现中的主要架构和优化方法进行评估,包括不进行流水线和循环折叠的基础型硬件实现、使用内部流水线、循环展开和轮运算流水线的高吞吐量型硬件实现,使用lane维度折叠和
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SHA-3算法是最新的安全散列算法,它广泛应用于通信安全领域,在当前和将来很多年之内承担计算消息摘要,保证信息完整性的任务。本文根据SHA-3算法原理在FPGA上实现了 SHA-3算法,本文的主要工作有:（1）本文对SHA-3算法FPGA实现中的主要架构和优化方法进行评估,包括不进行流水线和循环折叠的基础型硬件实现、使用内部流水线、循环展开和轮运算流水线的高吞吐量型硬件实现,使用lane维度折叠和slice维度折叠的紧凑型硬件实现,本文中使用各种架构和优化方法的实现方案与其它文献相比达到了最好的性能。（2）在基础型和高吞吐量型硬件实现中,我们将算法步骤中存在数据共用关系的运算在LUT62中实现,在1个LUT62得到2位数据的输出,最终基础型硬件实现中LUT数量减少了 30%,资源利用率提升了 11%,高吞吐量型硬件实现方案结合循环展开和流水线技术达到了最高18.912 Gbps的吞吐量和12.80 Mbps/Slice的资源利用率。（3）对于紧凑型硬件实现中的lane维度折叠方案,我们使用指令形式的控制逻辑,使用分布式RAM存储轮运算状态,使用地址变换模块在1个时钟内完成地址变换,使用LUT62对不同步骤的逻辑单元进行合并,最终该实现方案使用260个Slice和2402个时钟完成SHA-3运算,达到了 164 Mbps的吞吐量。（4）对于紧凑型硬件实现中的slice维度折叠方案,我们使用SRL存储轮运算状态,在SRL读取过程中完成算法的ρ和π步骤,通过2个轮运算状态SRL之间的交替存储来解决ρ步骤的数据覆盖问题,本文实现了 2种slice维度折叠方案,延迟时钟数少的方案使用1689个时钟达到144 Mbps的吞吐量,面积小的方案使用106个Slice达到1.18 Mbps/Slice的资源利用率。
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