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随着多媒体技术的发展，H.264视频编码在人们的日常生活中得到了越来越广泛的应用。然而，H.264编码需要对外部存储单元进行很大数据量的读写访问，访存成了H.264视频实时编码的瓶颈，本课题的目标是针对1280×720分辨率的H.264视频编码需求，设计一个支持30fps编码的高性能存储控制器。 论文首先评估了不同DRAM存储器的性能、功耗、成本和易用性，决定选择DDR SDRAM控制器作为设计目标，然后介绍了DDR SDRAM的原理和通用DDR SDRAM控制器的结构，分析了H.264编码访存操作的数据带宽需求和读写效率。H.264编码的访存瓶颈在于参考帧数据和当前帧数据的读取操作，论文针对这两种访存情况提出了相应的优化方法。针对读取参考帧数据量大并具有重复性的问题，采用参考帧预取的方法，设计了基于宏块行的缓冲区，使得在垂直方向上能够最大程度地复用参考帧数据，避免重复从DDR SDRAM中读取数据，同时，采用分片编码的方式来减小参考帧缓冲区的大小。针对当前帧数据读取效率低的问题，设计了当前帧预取缓冲区，配合DDRSDRAM的块传输特性，连续预读取多个宏块，减少从DDR SDRAM读取数据所花费的额外时钟周期，提高数据读取效率。论文在通用的DDR SDRAM控制器的基础上，集成了以上两个优化方案，设计了专门用于H.264编码的DDR SDRAM控制器。 论文搭建了H.264编码的SoC仿真验证平台，实验结果表明，对于1280×720分辨率的视频编码，参考帧操作减少了75％，当前帧操作的访存效率达到了50％以上，访存操作所需的总时间减少了58.81％，所设计的DDR SDRAM控制器在时钟频率为97MHz时，可满足30fps1280×720分辨率的视频编码需求。