随着通信技术和集成电路工艺技术的发展，数字信号处理处理和传输的速度越来越快，对时钟信号质量的要求也越来越高，因而高性能的时钟发生器的研究是非常必要的。时钟发生器可用于接口电路、微处理器、专用IC中。与PLL相比，DLL具有设计简单、良好的稳定性、没有抖动积累等特点，目前，高性能时钟技术的趋势是采用延迟锁相环(DLL)进行锁相。锁相环在时钟发生器中起着非常重要的作用，随着高性能时钟技术的发展，DLL设计方案已成为时钟发生器系统设计的重要影响因素之一。本文设计的时钟发生器，基于数字DLL的结构和原理，在逻辑设计的算法上采用了可变SAR方案，作为传统SAR方案的改进，可变SAR方案不但可以像传统SAR方案一样通过对半检索避免谐波锁定问题，而且与传统的SAR方案相比，它减少了锁定时间，方案使用的改进SAR单元在对半检索完成后可转化为计数器，与传统SARDLL相比对相位进行更精准的调节，而在DLL的计数器控制模式中，应用了一种三态数字鉴相器，输出时钟的抖动现象得到了抑制。在数控延迟线部分，格子延迟单元技术解决了传统DLL在可调范围、延迟解决与固有延迟三者间的折中问题，而延迟线的四级延迟结构使格子延迟线在锁定过程中即可产生倍频所需要的多相时钟，不需要额外的移相网络，降低了硬件复杂度。本文设计的时钟发生器可对参考时钟为20MHz~500MHz的时钟信号进行精准锁相、倍频和分频，可输出最高频率为1GHz的时钟信号。对输入为100MHz的时钟信号锁定时间小于1μs，并且锁定时间随着时钟频率的升高而减小。由于本设计的高速、宽频等特点，可作为小抖动、工艺非敏感时钟源。