本文在分析锁相环整体的体系结构、锁相环组成部分及各组成部分工作原理的基础上,建立锁相环路数学模型,对环路进行线性化处理,进而研究了噪声影响下锁相环路的电路性能。基于上述理论研究,本文分别设计完成了锁相电路的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器:在鉴频鉴相器设计中,改进了NAND-PFD电路,在满足电路性能的同时也方便集成并降低成本;在电荷泵结构中,采用对称设计,减小了电流失配造成的影响;在低通滤波器中,通过引入MOS电容,达到抑制LPF输出信号波纹的目的;在压控振荡器模块中,通过综合优化,实现了设计要求的输出20个相位等差时钟信号差动环形振荡电路;在分频器模块中,采用3个二分频电路串联,实现对输入信号八分频的目的。在完成上述电路设计后,基于Synopsys公司的hspice(SMIC 0.13CMOS工艺)对本电路进行前仿和后仿,结果符合设计要求。在SMIC的0.13CMOS工艺条件下对电路进行流片与封装,采用TDS6804B(DVI compliance test version 1.3)的测试结果表明,电路性能大体符合设计期望。