下一代移动通信系统(5G)对模数转换器(ADC)的设计提出挑战,需要ADC的采样率上GHz,有效位数为6~8位并且为了移动设备的续航需要保持低功耗。流水线(pipelined)ADC因为其流水线的工作原理,具有较高的吞吐量,通常是设计上GS/s的采样率ADC的首选结构。然而,为了保持级间放大准确性和线性度,需要使用高增益和高宽带运算放大器,无法实现低功耗设计。随着工艺的不断进步,几乎全数字化逐次逼近型(SAR)ADC的转换速度飞速提高并且保持了低功耗的特性。但是单通道高速SAR ADC的运行速度受到多个比较周期的限制。每个比较周期的时间消耗由比较器的异步逻辑周期和电容型数模转换器(CDAC)建立时间两个中较长的时间决定。一个比较周期中,比较器完成比较后,一方面开始重置比较器,另一方面比较结果传递给DAC开始相应的建立。必须当比较器完全重置且DAC完全建立好之后才能开始下次比较。当分辨率超过10位时,高位DAC的建立时间通常是速度瓶颈。分段式结构使用小尺寸的DAC量化高位,比较周期无需等待大DAC的高位建立,转换速度因此提高。检测然后跳过(DAS)算法与分段式结构的SAR ADC完美契合,有效的降低DAC翻转功耗和重置功耗,并且提高线性度。本文主要研究了分段式结构的高速低功耗SAR ADC设计。本文提出的DAS逻辑进一步提升了DAS的速度并减少开销。通过分析分段式结构的存在增益失配时码字的分布,提出了一种简单的校正方法,提升了分段式结构的可靠性。通过查阅文献,在SAR ADC的关键模块设计时使用先进技术提升各项性能,从而使本设计的性能达到国际先进水平。使用40 nm工艺制造。测试结果显示,本文设计的10位SAR ADC工作在1.2 V电源电压下时,采样率可达400 MS/s,ADC核心电路功耗仅为3.46 mW。输入频率为奈奎斯特频率时,有效位数为9.08位,无杂散动态范围(SFDR)为73.1 dB,品质因素为16.0 fj/conv.-step。