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数字通信技术的不断发展,使得对数据传输速率的需求以摩尔定律的方式增长。对高码率解调,目前的串行解调方式已经难以满足要求。因此,迫切需要对高速解调器的并行解调架构以及并行定时同步、载波同步等关键技术的进行研究,为高速数据解调提供可靠的理论依据和实现手段。本文首先从设计要求出发,构建了基于APRX(All-Digital Parallel Receiver)的频域并行高速解调架构,阐述了高速解调器的总体工作流程。接着对流程中定时同步和载波同步两个关键技术进行需求分析。对于定时同步,通过分析早迟门、Gardner、O&M算法优缺点,选用了具有无偏估计性质且易于FPGA实现的O&M算法作为定时误差估计算法,仿真分析了算法中符号累积长度,推导得出了定时误差估计及频域校正的FPGA并行实现结构,并给出了实现电路和逻辑仿真。MATLAB仿真结果表明,并行定时同步算法对载波频偏相偏不敏感,能以捕获后0.1%的抖动实现定时同步,且适用于QAM/PSK调制信号。对载波同步,在传统面向判决法和极性判决法的基础上,构建了一种高效的双模载波同步算法。捕获阶段采用鉴频鉴相法(PFD,Phase Frequency Detector)完成对频偏的快速捕获,跟踪阶段则切换到相位抖动较小的鉴相(PD,Phase Detector)算法,从而解决相位抖动和收敛速度间的矛盾。在逻辑设计中添加增益调节电路实现对信号幅值的归一化处理;设计了载波同步的并行实现结构,提出了QAM/PSK信号PD判决模块的简易实现算法,介绍了PD判决模块、DDS模块和状态转换模块的逻辑实现电路,并给出了相应的逻辑仿真。最后通过MATLAB仿真,验证了双模载波同步算法具有较大的频率捕获范围和较小的相位跟踪误差的特点,且该算法适用于QAM/PSK调制信号。最后,给出了测试平台,并对其关键器件进行了选型介绍。分别在MATLAB定点输入和实际AD采样数据输入情况下,对定时同步和载波同步进行了功能测试。结果表明,并行定时同步能获得最大信噪比的符号峰值点数据,且固定出现在第一路;并行载波同步能实现?10KHz?1MHz的频偏捕获,满足设计指标。从而验证了并行定时同步算法和载波同步算法的有效性。