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在当今大数据时代,海量的数据需要进行存储。NAND Flash凭借着容量高、功耗低、性能好等优点,被广泛应用于电子、医疗、汽车、工业等各个领域。但是,随着半导体工艺水平的提高和NAND Flash存储单元存储数据的增加,NAND Flash原始的存储误码率大幅上升。RS和BCH等纠错码不再能满足NAND Flash对纠错性能的要求,此时,拥有接近于香农极限性能的LDPC码成为了NAND Flash的纠错码。在此背景下,设计出符合NAND Flash要求的高性能纠错模块具有很大的意义。本文首先对NAND Flash的存储差错原理进行分析。考虑到QC-LDPC码的准循环特性,可以降低编译码器的复杂度,便于硬件上实现编译码器,所以本文使用PEG构造法结合QCLDPC码构造了用于NAND Flash的LDPC码。接着,根据H校验矩阵结构,对编译码算法进行了改进。对于译码算法,提出基于比特翻转算法和分层最小和算法级联的BFLMS算法,它在保持良好纠错性能的同时,可以进行快速的译码迭代,满足NAND Flash对速度的要求。然后,给出了相应的编译码器硬件结构,对可调节并行度的译码器硬件结构进行了详细说明。并使用Chisel硬件语言设计了编译码器电路,根据输入的H矩阵参数,Chisel代码可以生成相应的编译码器电路,具有很大的灵活性。最后,搭建了UVM验证平台对编译码器的RTL电路进行仿真验证,接着对编译码器电路进行FPGA板级测试和综合模拟,对验证和测试的结果进行分析对比。测试结果显示,本文设计的编译码器纠错性能良好,在原始误码率RBER为31.45 10-?时,能够使译码后误码率达到1510-量级以下,能够满足实际需求。模拟综合电路显示,在90nm半导体工艺下,译码器吞吐率达到了9.872Gbps,单位面积吞吐率TAR达到了1.705Gbps/2mm。本文设计的编译码器模块在NAND Flash中具有一定的实用价值。