功率MOS器件作为电力电子系统的核心,其研究热点之一为实现低功耗。其中,功率MOS的总功耗主要包括静态功耗和动态功耗,器件的静态功耗主要是通过导通电阻来衡量,动态功耗通过器件的栅漏电容来衡量。为了降低功率MOS的导通电阻和栅漏电容,本文提出了两种新型功率MOS器件,并对其静态特性(包括正向导通特性和耐压特性)、动态特性及可行的工艺实现方案进行了研究。仿真结果表明,两种新结构极大地改善了器件的性能,在保证器件耐压的同时显著地降低了器件的功耗。1.提出一种具有分离栅的超低比导通电阻和超低动态损耗功率FINFET器件。该结构的特征为具有鳍型栅和分离栅,鳍型栅从三个维度包围P-well区域,与源电位电气连接的分离栅设置在漂移区的两侧并且与漂移区用楔形的氧化层隔离开。第一,鳍型栅结构增大了沟道的宽度、调制了电流的分布,因而降低了器件的比导通电阻、提高了器件的跨导。第二,分离栅结构减小了器件栅漏交叠,因此栅漏电容和开关损耗也极大地降低。第三,分离栅结构作为源场板辅助漂移区的耗尽,从而提高了器件的漂移区掺杂浓度,进而进一步降低器件的比导通电阻。第四,分离栅结构作为源场板,调制了源端和漏端的高电场,使漂移区的电场分布更均匀,从而保证了器件的耐压。仿真结果显示,在保持80V级别的耐压下,提出的新结构与常规结构和常规超结器件相比,导通电阻分别下降了60%和47%。同时,新结构的栅漏电荷与没有分离栅的结构相比下降了55%。2.提出了一种具有电荷积累层的超低比导通电阻VDMOS器件。结构特征为具有一直延伸到漏端的延伸栅结构,且延伸栅中包含两个PN结。一方面,在正向导通状态,在延伸栅的两侧壁形成电子积累层,从而引入两条从源端到漏端的低阻电流通路。这种形成的电流通路不仅极大地降低器件的导通电阻,而且还使得器件的导通电阻对漂移区掺杂浓度的依赖减弱。另一方面,在耐压状态下,延伸栅内部的N条会耗尽漂移区的N条,从而使得器件的漂移区掺杂浓度提高,进一步降低器件的导通电阻。特别需要说明,延伸栅内部的两个PN结具有十分重要的作用。在正向导通状态,其中一个PN结反偏承受器件的栅漏之间的电压,减小了栅的泄漏电流;在耐压状态下,另一个PN结承受漏与栅之间的高电压,保证了器件具有高的击穿电压。由于器件延伸栅一直延伸到器件的漏端,所以新结构具有较大的栅漏电容,导致开关特性的退化,所以新结构适合运用于中频和低频应用范围。仿真结果表明,新结构与常规超结器件相比,在保持800V级别的耐压时,比导通电阻下降了80%。