ESD(静电放电)引起IC(集成电路)产品失效已占到IC产品失效的40%,它已成为影响集成电路可靠性的一项重要因素。因此,要使芯片具有高的质量和可靠性就必须解决ESD问题。随着CMOS IC特征尺寸的不断减小,工艺技术的不断发展以及新材料的引入都可能对ESD防护产生负面影响。为实施对芯片的ESD保护,芯片的每一个管脚旁边都需要放置防护电路。ESD防护电路在芯片正常工作时是不开启的,只有当该芯片受到ESD冲击时才进入工作状态。本文在对ESD产生机理、物理模型以及GGNMOS保护结构的分析基础上,通过仿真取值,设计出一种针对芯片I/O管脚的栅极耦合MOS保护结构和版图；另外,针对VDD-VSS和Pin-Pin两种模式放电造成的内部电路静电损伤情况,本文设计了一种由传输诊测电路控制的STFOD保护结构和版图,该结构具有触发时间快且占用芯片面积较小的特点,能够在芯片中充当有效的静电释放通道。最后本文根据本芯片的各个PAD性质和分布设计了一个全芯片的保护方案,并对版图设计过程中的一些重要影响因素进行了讨论。本文的主要工作是对一款0.35μm工艺制造的A/D芯片进行片上ESD防护设计。由于该A／D芯片第一次流片后的静电耐压能力只有1kV,未达到商用2kV标准。本文在此基础上作了一定的改进,设计出新的保护结构和版图,不仅使芯片通过了HBM ESD的2kV测试,也将对以后的ESD防护研究起到一定的指导意义。