片上网络(Network on Chip,NoC)作为一种高度集成的片上多处理器系统,虽然打破了传统片上系统(System on Chip,So C)的性能瓶颈,但随着单位面积上芯片IP核(Intellectual Property Core)数量的增长以及芯片结构复杂度的攀升,都将对芯片的测试效率带来新一轮的考验。因此,在考虑多种约束条件限制的情况下,以缩短测试成本为目标,如何实施高效的并行传输与测试研究具有较大的研究价值,且目前已成为一个NP难题。为进一步优化测试时间、提高测试效率,本文结合NoC测试结构特点,提出了一种基于超立方体拓扑结构的NoC测试规划方法。本文首先对测试规划中所用的拓扑结构进行改进。超立方体拓扑结构虽然具有网络直径短、对称性好以及可扩展性强等优点,但目前并没有将其应用于NoC测试研究中,因此本文提出将其应用于NoC测试规划研究中。其次,本文针对超立方体自身结构特点,设计了一种具有部分自适应性的E-cube路由算法,该算法增加了测试过程中对路由节点和通信链路的利用率。区别于传统确定性路由算法,本文所提算法采用低维优先原则,通过采用预判方式提前判定下一路由节点的状态,因此避免了不必要的路由等待时间。最后,利用改进混合算法即将改进粒子群算法(Particle Swarm Optimization,PSO)与改进差分算法(Differential Evolution,DE)相结合,对NoC实施测试规划研究。为了提高算法特性,本文引入反向学习策略,增加初始种群的多样性,并添加动态惯性权重w和交叉概率因子CR分别对粒子群算法和差分学习算法进行改进,增加种群的随机性与遍历性。以ITC’02国际基准电路测试集上的电路作为仿真实验对象,实验对比了相同IP核在不同拓扑结构以及测试策略上对测试时间的影响,并结合多种电路进行验证;分析比较了本文所提路由算法与传统路由算法对测试时间的优化效率;进一步分析了本文所用改进混合算法与未改进的粒子群算法及差分算法的收敛结果。实验结果表明,本文所提测试规划方法较其他方法相比,测试时间最大优化率可达15.48%,有效缩短了测试时间。