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乘积码是一种纠错性能优越的信道编码技术,能够有效提高系统的可靠性。然而,目前乘积码硬件实现方案存在工作速率较低、复杂度较高的问题,影响了编译码器吞吐量等重要指标。本文基于低密度奇偶校验（Low-Density Parity-Check,LDPC）码和里德-所罗门（Reed-Solomon,RS）码构建并实现面向多进制乘积码的编译码器。针对乘积码编码器硬件资源消耗较高、吞吐量较低的问题,本文提出了一种高吞吐量多进制乘积码编码架构。该架构采用多组RS码编码器与一组多进制LDPC码编码器并行工作进而实现列编码和行编码;然后,将移位寄存器阵列缓存的多组RS码编码结果并行输出进行LDPC码的双重校验编码。具体实现过程中采用行列并行编码方案降低编码时延,提高编码器吞吐量;并通过直接输出信息序列和列校验序列来降低复杂度,使得编码器不需要消耗额外的存储器资源对数据进行缓存。最后,基于现场可编程门阵列（Field Programmable Gate Array,FPGA）硬件平台测试结果表明,采用该架构实现的伽罗华域GF（256）LDPC（72,36）-RS（255,251）和GF（256）LDPC（72,36）-RS（255,247）乘积码编码器吞吐量均可到达1.2 Gbps以上。进一步,为降低GF（256）LDPC-RS乘积码译码器硬件资源消耗,实现了一种低复杂度译码架构。由于GF（256）LDPC码译码器复杂度较高,本文通过一组多进制LDPC码译码器串行处理先验概率信息实现行译码,并采用以增大译码时延为代价减少硬件资源的思路进行电路设计,从而有效降低了译码器的资源消耗。采用该架构实现的GF（256）LDPC（72,36）-RS（255,251）乘积码译码器在Xilinx公司Virtex6系列XC6VLX240T的FPGA中工作频率可达到100 MHz。此外,与计算机仿真相比,后仿真结果表明,乘积码译码器在误比特率为10-5时性能损失约为0.3 d B左右。