本文介绍了一种32位定点运算部件的设计方案和实现结果。该定点运算部件包括加法器、移位器、乘法器、除法器等部件。加法器使用先行进位技术加速进位链的传播,以四位的加法模块为基础,可以方便地构成16、32、64位的加法器。移位器包括逻辑和算术的左移和右移,在文中我们设计了一种变换方法,可以把左移和右移互相转换,因此可以使用一套电路完成所有的移位,节省了硬件资源。乘法器和除法器是定点运算部件设计的难点。本文提出一种32x32位的乘法器设计方案。该乘法器采用了改进的Booth算法减少部分积的个数;使用同一套电路处理无符号数乘法和有符号数乘法,并且简化了部分积的符号扩展。在部分积的累加方面,使用4-2计数器实现Wallace树,避免了使用普通3-2加法器造成的布线复杂度,并且利用加法器输入端口到输出端口不同路径的延时不同的特性,提高了部分积的归约性能。为了提高时钟频率,该乘法器应用了流水线技术把乘法过程分解到2个周期内完成。该乘法器具有完整的控制接口,考虑了一个通用高性能CPU对乘法器的要求。除法器使用non-resorting算法,以无符号数除法为基础,把有符号数除法转化为无符号数除法来处理。在设计过程中,我们开发了软件模拟器来验证体系结构设计,硬件部分使用Verilog实现,通过逻辑综合,作为某CPU的定点部件,在FPGA和ASIC上得到验证。