为了延续摩尔定律的发展,芯片逐渐向三维集成技术拓展。在三维集成技术中,3D PDN(Three-Dimension Power Delivery Network)为整个芯片提供稳定的电压,在一些特殊情况下,这将带来更大的电流密度和更复杂的电流切换方式,导致严重的电源完整性问题,影响芯片功能,因此稳定的3D PDN设计成为高性能三维集成技术的关键。在3D PDN的研究中,本文开展了如下工作:针对3D PDN设计中直流压降问题,本文采用基于寄生电阻分布的3D PDN分析方法,并探究了电流分布对直流压降的影响,分析指出,在3D PDN设计中根据芯片的电流分布,选择合适的3D PDN设计方案,可以有效降低3D PDN的直流压降。文章进一步讨论了TSV(Through Silicon Vias)的设计对3D PDN寄生电阻分布的影响,在相同的设计资源下,采用TSV平均分布的设计方案可以降低3D PDN的平均寄生电阻,降幅为43%,有利于降低电流平均分布状态下3D PDN的直流压降,而采用TSV密集分布的设计方案可以降低3D PDN的最小寄生电阻,有利于降低电流分布不均匀状态下的直流压降。本文采用“微环电阻”法、叠加效应以及分割式分析等方法对3D PDN寄生电阻分布进行了相应分析。“微环电阻”法和叠加效应构成了单层3D PDN寄生电阻分布的计算方法,分割式分析方法用于多层3D PDN寄生电阻分布的计算。采用“微环电阻”法计算具有一个TSV的500um*500um单层3D PDN寄生电阻分布,与软件提取结果相比,总体误差为2.83%。同时文章使用分割式分析方法讨论了双层3D PDN的拓扑方式,分析指出,为了降低3D PDN整体寄生电阻,需要同时优化本层TSV分布方式和低层TSV连接位置两个设计因素。本文分析了3D PDN设计中TSV间距的设计规则,缩小P/G TSV间距和增大P/P TSV间距(或G/G TSV)可以降低由TSV寄生电感引起的SSN(Simultaneous Switching Noise)噪声。本文建立了248um*248um的3D PDN仿真结构,分析了3D PDN的SSN噪声,同时本文采用分布式电容的设计方案,使降噪幅度提升了64%。文章进一步搭建了全波仿真与电路仿真的联合仿真平台,分析了3D PDN上LDO(Low Dropout Regulator)的频率特性和瞬态特性,3D PDN能够增强LDO的输出稳定性。进一步分析表明,多个LDO的设计能够有效改善3D PDN的直流压降和电压恢复时间,但是不能降低电路切换过程中的过冲电压,同时会引起LDO输出稳定性问题。文章最后分析了3D PDN上的电容对LDO性能的影响,分析指出,较大的电容设计可以有效降低3D PDN由重载切换到轻载过程中的过冲电压,但同时也会降低LDO的频率响应带宽,大幅增加LDO的恢复时间,因此在使用电容改善3D PDN的性能时,需要兼顾到LDO的性能优化。