论文部分内容阅读
随着CMOS工艺的发展,集成电路的集成度和工作频率不断提高,功耗密度不断增大。过高的功耗不仅降低了电路的可靠性,增加了封装和散热的成本,而且降低了可携带设备的续航能力。因此,低功耗设计成为了高性能集成电路设计的关键。在超大规模数字集成电路中,时钟系统的功耗占了系统总功耗的30%-60%。由时钟分配网络和触发器组成的时钟系统中,90%的功耗又是由触发器和直接驱动触发器的时钟分配网络末端所消耗的。触发器作为基础的时序元件,它的特性影响着系统的各项性能,如功耗、工作速度、芯片面积、信号的完整性等。因此,设计性能优越的触发器是数字集成电路设计的重要工作。与传统的主从型触发器相比,脉冲型触发器具有结构简单、软边沿、低延时等优点,因此得到越来越广泛的应用。本文主要研究低功耗脉冲型触发器,首先为了满足关键路径高性能的要求,本文设计了两个用于显性脉冲型触发器的低功耗脉冲信号发生器N-PG1和N-PG2,并进一步设计了高速低功耗显性双边沿脉冲型触发器SEDNIFF.新设计的N-PG1和N-PG2脉冲信号发生器通过有效地控制内部节点的充放电路径减少了短路电流,降低了电路功耗,而且N-PG2更具有平衡的脉冲产生时间,有利于减小脉冲型触发器的最小输入输出延时。新设计的SEDNIFF将锁存节点内置,简化了锁存器的结构,减少了外负载对触发器的影响,使其具备低功耗和低延时的特性。其次,为了在双电源系统中承担电平转换的任务,本文设计了低功耗脉冲型电平转换触发器LCFF-TG.新设计的LCFF-TG在耦合双反相器结构中加入了由脉冲信号控制的传输门,有效地减少了竞争电流,降低了触发器的功耗。最后,为了进一步降低触发器的功耗,本文在时钟边沿触发控制技术的基础上,结合条件放电技术和门控时钟技术的优点,提出了条件控制时钟技术,并应用该技术设计了条件控制时钟信号脉冲型触发器CCFF。新设计的CCFF在输入信号保持不变时能够自身封锁时钟信号,减少了触发器内部节点的冗余充放电,大幅地降低了触发器的功耗。本文对触发器的设计包括了前端设计和后端设计,设计实例表明新设计的脉冲型触发器具有先进性和实用性。基于TSMC0.18μm工艺的后端仿真结果显示,本文设计的各种低功耗脉冲型触发器均具有正确的逻辑功能和良好的瞬态特性。与已有文献中的同类脉冲型触发器相比,新设计的SEDNIFF在不同输入信号开关转换频率下均具有最小的功耗,在a=25%时它的功耗减少了7.0%-17.9%,PDP减少了12.2%-23.5%,适合用于对功耗和延时要求比较高的关键路径上；与同类脉冲型电平转换触发器相比,新设计的LCFF-TG在不同输入信号开关转换频率下均具有最小的功耗,在a=25%时它的功耗减少了15.8%-57.3%,PDP减少了6.8%～60.1%,适合用于采用双电源技术的高性能电路；新设计的CCFF在输入信号开关转换频率小于50%时比同类脉冲型触发器具有更低的功耗,在α=10%时功耗减少了49.6%-61.6%,由于条件控制时钟技术增大了CCFF的输入输出延时,所以它适合用于低功耗但对延时要求不高的非关键路径上。