低密度奇偶校验码(LDPC)因其具有逼近香农限的纠错性能和相对较低的译码时延,因而被大多数通信系统采用为信道编码的实现方案。随着3GPP组织确定将LDPC码作为5G中移动宽带增强场景业务数据的长码块编码方案,对于LDPC译码器的应用研究进入了一个新的阶段。而随着LDPC码的应用领域越来越广泛,单一码率的译码器已经不能满足常规通信系统的性能要求,为了适应信道的变化,达到最佳的传输效果,译码器往往需要支持多种码率的LDPC码。因此设计和实现高吞吐量和低硬件复杂度,而且支持多种码率的LDPC译码器是将LDPC码推向实用化的一个研究重点。本文采用WiGig标准的四种码率的LDPC码型,码长为672,码率分别为1/2,5/8,3/4,13/16,主要研究了多码率LDPC译码器的FPGA逻辑设计和验证实现,主要的工作和创新点如下:1、分析了译码器设计中译码算法的修正因子和最大迭代次数对译码器性能的影响,并通过实验的方法选择了最优的参数。2、针对经典的最小值次小值比较模块存在灵活性差,资源消耗较高的缺点,设计了一种基于冒泡结构的比较模块,可以匹配不同度分布的比较计算,能有效减少硬件资源的占用。3、设计了译码器的各个子模块,可匹配于多个校验矩阵和多种不同校验节点的度分布的译码运算,优化了译码器的结构。同时完成了各子模块和整体译码器的功能仿真。4、基于实验室现有的硬件环境,搭建了完整的软硬件仿真和验证平台,完成了整个系统的验证。验证结果表明,本设计占用较少的硬件资源消耗,而且具有较高的译码吞吐量,有较高的实用价值。