近年来,数字信号处理技术得到了越来越广泛的应用,尤其是在宽带无线通信、生物医学以及计算机和仪表控制等领域。而作为数字信号处理的关键技术,高性能模数转换器(ADC)的战略意义也日益突出。经过学术界和工业界众多科研人员的长期研究,各种结构的ADC也都逐渐成熟,在决定ADC性能的速度和精度两方面都不断逼近现有工艺条件下的极限。然而,受限于当前的设计和工艺条件,采用特定结构的单个ADC性能已接近极限。在这种情况下,要突破转换速率的制约,实现ADC性能的大幅度提升,采用并行结构是目前有效、且可能是唯一有效的方法。时间交织(Time-Interleaved) ADC结构就是在这种情况下应运而生。时间交织ADC采用多个并行的子通道ADC (Sub-ADC)对输入信号进行交替采样,可以在保持高精度的同时,成倍地、大幅度地提高ADC的整体采样率。但在实际情况中,由于时间交织ADC的各子通道间存在一些非理想因素,如失调失配、转换增益误差和采样时间误差等,导致时间交织ADC的转换精度被大大降低,并不能满足我们采用时间交织结构的设计初衷,因此必须想办法加以校准。本论文针对上述问题,提出了一种基于相关性的新型数字后台采样时间误差校准方法,并针对该算法提出一种新的专门应用于该系统中的采样开关,完成其关键部分的设计。相较于传统的校准方法,本论文的校准方法极大地放宽了对输入信号的限制,适用于通信系统中常见的广义平稳信号,可应用于绝大部分场合,且具有扩展能力更强,可应用于任意通道数的时间交织ADC系统等优点。此外,本论文的校准方法还具有电路结构简单、硬件代价小和功耗低等诸多优点。本论文的校准算法验证和性能测试基于一款14-bit 200-MSps的双通道时间交织ADC芯片以及Xilinx公司的Virtex-4开发板。测试结果表明该校准方法可以完全消除采样时间误差对时间交织ADC整体性能的制约。从测试结果来看,相比于校准之前：无杂散动态范围(SFDR)提高了约30dB,信号噪声畸变比(SNDR)提高了约15dB,有效位数(ENOB)提高了2～3bit。