随着CMOS晶体管缩小到纳米级尺寸,电路的集成度急剧升高,造成软差错的发生率增大,进而导致纳米级晶体管构建的电路失效率升高。因此,在早期设计过程中评估电路的可靠度就变得尤为重要,这将帮助电路设计人员根据计算出的可靠度结果来比较和评估不同的电路设计,从而得到不易受软错误影响的最佳电路设计方案。本文主要对大规模集成电路的可靠性评估方法进行了研究。首先综述了集成电路可靠性评估的研究现状,对影响电路可靠度的主要因素进行了分析,阐述了现有的提高可靠度的设计技术。针对时序电路,本文选择了几个经典的可靠性评估方法进行比较研究,分析了几种评估方法的优点和不足。传统的PTM方法能够评价整个电路的可靠性,该方法根据已知的基本门失效率,构建电路的整体PTM,再结合输入分布计算可靠度。但由于该方法的计算复杂度随电路规模呈指数式增大,因此当被评估电路的规模较大时,PTM方法显然是不切实际的。但考虑到PTM方法的评估结果准确性较高,而且适用于组合电路,所以本文选择对PTM方法进行改进。首先,提出了一种基于差错概率传播模型的电路可靠性评估方法。该方法将逻辑门的实际差错概率加载到连接导线上,再逐个计算逻辑门的正确输出概率,直至输出门,此时得到的可靠度即为电路整体可靠度。实验表明,与传统PTM方法比较,本文所提出的改进方法有效地减小了计算复杂性,适用于大规模电路的可靠性评估。其次,导线失效是影响电路可靠性的重要因素,但传统PTM方法在计算时只考虑逻辑门的失效率。针对这个问题,提出了考虑导线故障概率的电路可靠性评估方法,在逻辑门失效的情况下,考虑导线失效对电路可靠性的影响。基于PTM定义,为逻辑门和导线建立差错PTM,逐个计算输出概率分布。通过实验可知,该方法复杂度较低,能准确评估电路在逻辑门和导线故障影响下的可靠性。