随着微处理器设计进入多核时代,单个芯片上可集成的处理器核数越来越多,这些核间的通信成为影响整个多核、众核系统性能日益重要的因素。传统的基于总线互连方式因带宽和可扩展性问题很难满足多核时代的通信要求,片上网络(Network-on-Chip, NoC)因此被体系结构研究者提出而作为多核系统中互连通信的基础架构。它将片上通信和处理核心分离,并行和分时复用节点互连之上的通信流,因此能较好地解决带宽和可扩展性问题,成为目前体系结构研究的热点。然而,在对片上网络的建模中,传统的软件模拟性能低下,较新的硬件解决方案又存在可扩展性差的问题,始终没有一款令人满意的模拟器。本文的研究将针对之前模拟器设计中遇到的问题,从基于FPGA的NoC建模方法入手,旨在设计一款快速、可扩展、精确到时钟的NoC模拟器。本文的研究内容和主要成果包括以下几个方面：(1)综合分析了已经存在的基于FPGA的NoC时序建模方法,借鉴它们设计的优点,并针对不足之处提出一种硬件友好的分布式时序控制机制。该机制在模拟中采用隐式同步方法,以节点内计数器和节点间缓冲队列取代集中式控制器,将时序同步和计数任务交给每个节点自行处理。它一方面能解决扩展性问题,另一方面更充分地利用了FPGA周期从而提高了模拟速度。(2)基于分布式时序控制机制,在FPGA平台上设计并实现了一种快速、可扩展、精确到时钟的NoC硬件模拟系统。该系统在设计时注重参数化和虚拟化思想,方便用户模拟多种目标NoC并在设计间做合理折衷。(3)选择权威NoC模拟器作为对照,对基于分布式时序控制实现的NoC模拟系统进行正确性、可扩展性、性能等方面的量化评估。实验结果表明,该系统能够达到与业界权威软件模拟器同级别的模拟精度,200倍的性能提升。相比最近的硬件解决方案,解决了扩展性问题,同时取得最高21%的模拟加速。本文针对FPGA而提出的NoC分布式时序控制机制,是由对同步系统模拟而得到的启发,因此具有一般通用性,可以为未来体系结构研究中基于FPGA的同步系统建模提供参考。