基于NetFPGA的硬件加速路由器的设计与实现

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随着信息技术的高速发展,网络用户大量增加和多种IP新业务的出现,IP骨干网面临着频繁升级和扩容的压力,核心路由器容量的可扩展性成为网络发展的瓶颈。可扩展的高性能IP地址查找是可扩展IP路由器设计的核心问题。本文分析了可扩展IP地址查找结构和IP地址分布特点,基于大规模并行处理的思想,以片上网络(Network-on-Chip,NoC)作为IP地址查找体系结构基础通信设施,提出了一种基于NoC的分布式IP地址查找算法结构(Distributed Route Lookup Framework Based on NoC,DRLFBN),将IP地址查找任务映射到NoC的处理结点中,以提高IP地址查找的性能。本文对该算法结构所涉及的可扩展NoC拓扑结构、路由表划分、单引擎IP地址查找算法等问题进行了深入研究,完成了可扩展的Mesh NoC结构下的DRLFBN的设计、实现、验证和测试等工作。片上网络(NoC:Network-on-Chip)是一种针对多核SoC设计的新型片上通信架构。对于传统共享总线通信结构中存在的延迟、通信性能瓶颈以及设计效率问题,NoC提供了一种新的片上通信结构解决方案,在这里利用Stanford大学的NetFPGA开发板,将DRLFBN嵌入到NetFPGA开发板的FPGA芯片,构建了由4台装有NetFPGA开发板的PC机组成的一个小型的局域网,在网内测试了2*2Mesh结构的DRLFBN。实现基于NetFPGA网卡来提高路由器的性能和加快路由器的转发包的速度,进而实现路由器的加速效果。
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