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本文完成了一种基于FPGA的DDR3控制器的设计实现，并在400MHz和500MHZ两种时钟频率下验证了DDR3控制器读写数据的正确性。该设计结构主要包括可综，合的traffic激励产生器、用户接口、存储控制单元等部分，实现对DDR3 SDRSM的控制功能。结果表明，本设计在Xilinx FPGA K7系列平台上可以达到预期性能。文中还在逻辑设计和硬件方面简单探讨了DDR3 SDRAM提速的制约因素。