1553B多功能RT IP核的设计与实现

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介绍了采用一种自主研发多功能IP核实现总线全地址响应的设计方案,其可在FPGA中灵活配置,配备外围电路后可以方便实现各种功能。设计采用VHDL硬件描述语言进行编程,采用综合工具ISE Foundation对设计进行综合、优化,在ModelSim-SE 6.1g中进行时序仿真,并且最后在FPGA上实现。 This paper presents a design scheme of realizing full bus address response by using a multi-functional IP core independently developed. It can be flexibly configured in an FPGA and can be easily implemented with various peripheral circuits. The design is programmed in the VHDL hardware description language, integrated with the ISE Foundation synthesis tool, optimized for timing simulation in ModelSim-SE 6.1g, and finally implemented on the FPGA.
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