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FSM（Finite State Machine,有限状态机）的核心功能是能描述一系列具有逻辑顺序的事件,并能有效管理各个事件执行的步骤,它是一种较为特殊的时序电路.本文分析了LDPC码译码器的主控程序的结构,结合有限状态机的设计思想,采用了两个状态机交替工作的机制,在FPGA上实现了译码器的主控模块,使初始信息存储模块、校验消息处理模块、变量消息处理模块、累加模块及校验模块有序工作,实现了模块间的无缝链接,使译码器工作稳定可靠.