【摘 要】
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从理论上分析了时钟抖动(clock jitter)对模数变换器(analog to digital con verter,ADC)的信噪比和无伪波动态范围(spurious free dynamic range,SFDR)等指标的影响.使用Lab
【机 构】
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中国科学技术大学近代物理系快电子学实验室
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从理论上分析了时钟抖动(clock jitter)对模数变换器(analog to digital con verter,ADC)的信噪比和无伪波动态范围(spurious free dynamic range,SFDR)等指标的影响.使用Labview在计算机上建立ADC仿真系统,并用 Analog Devices公司的AD6644设计了两套电路,对采样时钟抖动不同的 AD6644 的变换性能进行实际测量,分析了实测结果,还进行了对比仿真实验,并和理论分析互相验证.结果显示时钟抖动严重影响ADC的 SNR, 采样频率越高,影响越大,但会改善 SFDR.理论分析、仿真和实际测量的结果为高速、高精度 ADC电路的设计和芯片选型提供了很好的参考.
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