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针对IEEE802．16e标准，基于层译码算法（TDMP）提出了一种适用于多码率、多码长的LDPC码译码器结构。该译码器采用半并行化和流水线设计，可以在保证电路灵活性的同时提高译码吞吐量。利用Xilinx公司的ISE_T-具进行综合仿真，使用的FPGA芯片为Virtex4-xc4vfxl2-sf363—12，最大工作频率为170．278MHz，译码吞吐量可达到128．77Mb／s。最后，通过搭建软硬件协同验证平台验证设计的正确性，并将验证的结果与Matlab仿真结果进行了对比。