【摘 要】
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为了以尽量少的硬件资源实现高效能的二层交换地址表查找功能，通过分析交换芯片地址表以及循环冗余算法的特点，提出了一种硬件电路由寄存器和异或门构成的10位并行Hash算法。通
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为了以尽量少的硬件资源实现高效能的二层交换地址表查找功能，通过分析交换芯片地址表以及循环冗余算法的特点，提出了一种硬件电路由寄存器和异或门构成的10位并行Hash算法。通过并行地将输入信号帧的48位物理地址转换为10位的地址表查询地址，可以快速准确地查询1024存储深度的地址表，采用该地址表查询算法的二层交换芯片实现了线速交换，从而有效提高了所实现网络设备的性能。仿真显示，算法生成的Hash地址较为均匀地分布在其10位地址空间内，有效地降低Hash冲突发生的几率。采用FPGA实现的交换电路进一步验证了算法
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