在高压ＶＤＭＯＳ器件中，保证足够高的漏源击穿电压ＢＶＰＴ和尽可能低的比导通电阻Ｒｏｎ是设计中必须同时考虑的两个相互矛盾的主要方面。对于耐压高的ＶＤＭＯＳ，Ｒｏｎ主要由外延区决定。本文通过外延区为均匀掺杂的ＶＤＭＯＳ穿通击穿条件和外延区比导通电阻Ｒｏｎ的理论分析，首次得到了Ｒｏｎ随外延区参数、击穿电压变化的简捷普适关系。在此基础上提出了ＶＤＭＯＳ为均匀掺杂外延区时优化设计的简单理论：对于各种高压ＶＤＭＯＳ，只要外延区厚度取为同衬底浓度下突变结击穿时耗尽层宽度的最佳分割长度，即利用系数η０＝ ０．７５，就可保证外延区Ｒｏｎ 为最小。凭借此理论，可以用熟知的突变结击穿参数计算ＶＤＭＯＳ外延区优化参数，而且结果与其它文献的理论计算相吻合，二者相差不大于３％ 。这一理论结果可直接作为功率ＭＯＳ等非电导调制器件的设计准则。