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随着工艺尺寸及处理器频率的提高，Cache的功耗已经成为处理器功耗的重要来源，数据Cache的亚阈值漏电流功耗在总功耗中的比重也在上升；提出一种通过降低未被访问的Cacheline的亚阈值漏电流功耗来降低整个数据Cache功耗的控制策略；该策略对所有Cacheline周期性地提供低电压，从而降低了SRAM单元的亚阈值漏电流；当某一行被访问时，提供正常的电压，直到下一次被周期性地控制提供低电压；仿真结果显示，此策略以较少的硬件代价和访问延迟显著地降低了数据Cache的亚阈值漏电流功耗。