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片上网络（Network-on-Chip，NoC）作为解决片上系统存在的问题而提出的一种解决方案，正受到越来越多的关注，测试技术是NoC设计工作的重要组成部分．该设计针对NoC系统中SRAM存储器模块，研究了SRAM的故障模型，建立了片上网络通信架构的功能模型，复用片上网络作为测试存取路径，设计完成了基于MarchC＋算法的BIST电路设计．该方案采用Verilog语言完成设计，并且在基于FPGA的NoC系统平台上实现了对SRAM的测试．实验结果表明，在面积开销增加较小的情况下，该方法具有较高的故障覆盖率