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随着集成电路的发展,芯片结构越来越复杂,传统的测试技术已经不能满足现代集成电路的测试要求,集成电路可测性设计技术应运而生。SOC芯片的可测性设计主要难点在于设计复杂,且芯片电路包含大量的时序逻辑、嵌入式存储器模块等。时序逻辑使得测试向量生成难度变大,测试时间延长；由于嵌入式存储器存在于芯片内部,使用直接测试法容易造成端口浪费,生产成本增加；同时芯片生产要求测试故障覆盖率必须达到95%以上；且在90 nm以下工艺还必须能够测试时序故障；当芯片应用于板级时,要求能够控制测试芯片内部故障。为解决上述问题,本文以苏州国芯公司的CCM3108 SOC芯片为对象进行可测性电路设计。本文首先利用扫描测试原理为CCM3108芯片设计了全扫描结构,针对设计中影响故障覆盖率的逻辑提出了具体解决方案,将测试覆盖率提高到97%以上,并且使用门控时钟结构降低了约30%的功耗。在嵌入式存储器测试方面,通过改进March算法,设计了存储器内建自测试结构,节省了芯片I/O引脚数量。为了测试芯片时序故障,利用芯片自身的PLL模块设计了全速扫描结构。接着设计了边界扫描结构,使得芯片在应用于板级时也能够自由地控制端口进行向量测试。最后,为了节约芯片的测试时间,设计了确定性逻辑内建自测试结构与自适应扫描结构,在比较后得出自适应扫描的优越性,在不影响故障覆盖率并增加了约0.11%的面积的情况下,使得测试时间缩短了数倍,极大节约了芯片测试成本。经过仿真验证通过后,该设计实现了量产。本文中的创新点包括：(1)解决了全扫描设计方案应用过程中的各项具体问题,使得芯片的故障覆盖率达到了97%。设计了自适应扫描结构让测试向量的数据量减少8.79倍,芯片测试的总时间缩减了6倍,而芯片的面积和功耗的增加也控制在原来的10%以内,整个SOC芯片的测试成本大幅度降低。(2)研究改进了March算法,对存储器的每个地址位的各小单元之间采用交替取反取值,提高了测试效率,能够覆盖更多的故障点。(3)设计了OCC控制器结构,把芯片自身的PLL高速时钟与普通ATE设备的低速时钟相结合,节约了设备成本。