信息安全是当今时代的主旋律,国际上在信息安全领域,美国一直处于领先地位以及集成电路IP知识产权的垄断地位,2018、2019与2020年的“中兴”、“华为”事件,再次让全世界关注到在芯片处理器等信息安全领域。随着加州大学伯克利分校对RISC-V指令集的开源,一个降低门槛的精简指令集的CPU设计,势必会在5G高速通信领域、AI(人工智能)、工业机器人、IOT(物联网)、智能自动化、甚至国防等领域大面积应用,那么这些处理器的安全问题随之也会引起客户的迫切关注。目前在安全方面加密算法实现的主要途径是软件和硬件,由于软件易受设备限制且不稳定,影响数据传输质量,而通过设计专用芯片实现硬件算法是信息安全领域的主流,它具有易于嵌入、易于完成复杂功能、IP复用性强、高可靠性、高加密速率、总体成本较低等优点。本文首先以研究AES的数学原理与Rijndael算法原理为基础,在Modelsim、VIVADO 2015.4/2018.3等环境中上完成了AES的RTL实现并将其封装为IP软核,其次通过时序综合与布局布线得出所消耗的可编程逻辑资源(Slice LUTs),完成了循环迭代结构与流水线结构两种AES硬件IP,设计并优化了基于AXI4/AXI4-Lite协议标准的IP接口,使用了DC综合得出两种硬件结构的最大时钟频率与面积等参数。紧接着完成了将该IP集成在加州大学伯克利分校基于RISC-V指令集的BOOM处理器上,并完成驱动。使用了Synopsys DC在tt28nm(TSMC)工艺下综合,得到循环迭代结构的AES最大时钟频率为1.92GHz,占用面积为0.0188)8)~2,流水线结构的AES最大时钟频率为2.56GHz,面积为0.178)8)~2(基于目前两种结构的AES与BOOM处理器未作异步处理,因此吞吐率等性能参数以BOOM处理器的DC综合值计算,为1.13GHz)。实现了通过UART 16550将AES的加密/解密信息打印在PC显示器上的联合调试。完成了两种AES硬件结构各项性能参数的横向比对以及与参考文献中同类型设计的纵向比对。最终在Xilinx Virtex-7 XC7VX690T-2FFG1761C FPGA平台上完成了循环迭代结构与流水线结构硬件IP的加/解密系统集成、功能验证与板级测试,得出循环迭代结构的AES消耗3071个Slice单元,接口消耗307个Slice单元,通过板级运行大量的测试向量,计算出峰值吞吐量为0.66Gbps,加密效率为0.22Mbps/Slice。流水线结构的AES消耗8023个Slice单元,接口消耗353个Slice单元,计算出峰值吞吐量为144.14Gbps,加密效率为18.40Mbps/Slice。这一研究对于目前BOOM处理器的安全性能(特别是在加密吞吐量与加密效率方面)有着显著的提升。