液晶显示屏以及具有小巧轻薄特性的便携式电子显示产品的普及化的需求急剧增加,推动高密度3D WLP技术的迅速发展。诸如核心部件LCD驱动芯片存在上千个超窄间距I/O端,作为该芯片引出端互连的关键结构凸块,其ECD成型已然成为最经济的首选。然而形貌、高度一致性等问题长期困扰着晶圆凸块成型工艺,其电沉积行为又受控于流场的分布状况和电场分布状况。因此不同的工艺条件下,晶圆凸块沉积层的高度和形貌存在很大的差异。本文针对8英寸晶圆金凸块电沉积高度的不均匀性,基于Butler–Volmer混合电化学动力学规律,着重数值分析流场耦合电场后产生的浓差极化和电化学极化作用导致的沉积高度的不均匀现象及单凸块形貌演化进程,模拟流动的镀液在晶圆上电化学沉积的过程,采用计算机数值模拟为主和实验为辅相结合的方法,得到如下结论:1.在流场工艺参数分析的过程中,发现镀液入口管径D在12～20mm变化时,沉积高度均匀性呈现非线性变化,当入口管径为18mm时和管径12mm,都获得相对较好的均匀性。调节镀液循环流量L在10～40 L/min变化时发现,当循环流量大于30L/min后,高度均匀逐渐变好,且趋于稳定。改变阳极网的高度,由于对晶圆附近的流场影响很小,致使对电沉积高度均匀性的影响不太显著。同时阳极丝网的适当加密都有益于晶圆凸块的均匀性沉积。2.在电场分析的过程中,分析靠近阴极点和远离阴极点等路径沉积高度的均匀性变化。发现阳极电流密度更倾向于影响电沉积速率,且存在良好的线性关系,随着沉积速率的增长,沉积高度的均匀性逐渐变差。综合考虑后,阳极电流密度调整至0.60～0.70 ASD,更有益于均匀性沉积。根据模拟结果,施镀时间设定30min,此时凸块高度差可控在1.4μm之内,整体的偏差约0.5μm,相对于平均高度的偏差约5%,可获得高度均匀的凸块,而且整体具有较低的相对偏差率。采用优化的电镀杯设计、优选的入口处循环流量,适当选取喷镀条件后,可应对不同的芯片对金凸块高度的需求,以此获得高度均匀的凸块,同时可作为晶圆未来窄间距高密度均匀性电沉积金凸块的参考标准。3.针对单个金凸块沉积行为进行研究时发现,随着电沉积时间增加,电沉积的平均厚度也在增长,其形貌由中间高边缘低的“帽子”结构逐渐演化边缘高中间低“马鞍”结构。同时,随凸点形貌演化过程中,随时间的增加,沉积厚度的极差急剧增大,均匀性变差,尤其光刻胶壁边缘区域变化最明显。光刻胶型腔表面镀液水平流速增大,电沉积厚度的极差先急剧减小,而后随着流速的增大,电沉积厚度的极差缓慢增加,即随着流速的增加,金凸块表面先获得最优平整性而后缓慢变差,趋于稳定;随着流动的方向,凸块表面形貌逐渐趋于平整。当流速达到0.25m/s时,取得单凸块最优的平整性。镀液浓度的增加,凸块沉积层表面的平整性也在逐渐变好。当浓度达到0.070mol/L,沉积厚度极差0.346μm。因此采取较高浓度的镀液,更加有利于晶圆金凸块的均匀性沉积。由仿真结果可得,随着电解质电位增大,电沉积厚度的增长速率变大,不利于沉积凸块表面的平整度。4.实验对比分析中,发现随着Cup入口循环流量的增加,高度偏差和极差都在逐渐减小,即随着循环入口流量的增加,晶圆金凸块电沉积的均匀性得到改善。沉积高度由晶圆中心向边缘接近过程中先逐渐减小而后迅速增大,且在阴极晶圆电极点附近出现大量的金堆积,与实际生产工艺中出现晶圆金边残留现象相符合。晶圆单凸块形貌演化探究中,仿真中所得到随时间和流速变化的沉积形貌演化规律也在现存的文献中得到证实是一种普遍现象。这些都佐证了本次仿真具备较高的精度。