论文部分内容阅读
在几十年以前,就已经有人提出了逐次逼近型的模数转换器结构（即SAR ADC）,但是近些年人们对它的关注度越来越高。这是因为同其他ADC相比,SAR ADC的芯片面积小,结构简单,模拟模块少,功耗低。从另一方面来看,随着CMOS工艺特征尺寸的降低,电路的电源电压和器件的本征增益也在逐渐减小,因此设计一个高增益高带宽的运放越来越困难,而这对于在电路结构中需要高增益高带宽运算放大器的流水线型ADC来说是极大的挑战。高性能的运放同时也会大大增加功耗,短沟道效应对运放性能的影响也逐渐显著。但是在SAR ADC结构中并不需要运放,它的工艺适应性很好。如今在便携式电子设备和激光测距中对高速低功耗SAR ADC的需求甚高。本文基于SMIC 0.18μm CMOS工艺,电源电压采用1.8V,实现了一种10位分辨率、100MS/s采样频率的高速、低功耗逐次逼近型（SAR）模数转换器（ADC）。栅压自举开关通过使晶体管的导通电阻为一固定值来提高采样开关的线性度。同时,为了减小沟道电荷注入效应,本文在开关管的后面连接了一个PMOS管以中和开关管的沟道电子。本文结合高线性度的拆分结构电容开关时序提出了一种新的SAR开关时序,并且该时序通过运用最低位电容来减小D/A转换电路中电容阵列的电容值进一步降低了功耗。对一个10位的差分SAR ADC来说,本文设计的开关时序仅需要28个单位电容,功耗仅需47.7CV2REF。同传统开关时序相比,本文开关时序的功耗减小了96.5%。并且,前两位数字码（MSB and 2nd-MSB位）的确定和其他数字码的转换过程并不需要VCM电压。本文采用两级全动态比较器结构,第一级为预放大级,第二级为动态再生锁存器,这种结构可以有效的减小比较器的失调电压、回踢噪声和功耗。在SAR ADC中,SAR控制逻辑的延时常常制约着ADC转换速率的提高。因此为了提高ADC的转换速率,本文设计了一种适用于高速SAR ADC的异步SAR控制逻辑电路,减小了SAR控制逻辑的延时。本文采用异步控制逻辑,这样可以避免引入片外的高频时钟信号,因为片外的高频信号会干扰转换器的性能并且会增加设计难度。我们采用SMIC 0.18μm 1P6M CMOS工艺完成芯片的版图设计及仿真验证并流片。芯片有效面积476*445μm,在100MS/s采样率下进行仿真,此SAR ADC的前仿结果为:有效位数达到了9.83位,功耗为9.62mW,品质因数（FOM）为105.6fJ/conversion-step。