在摩尔定律的指引下,半导体工艺的发展经历了从0.35微米到0.25微米,0.18微米,0.13微米,直到现在国内大量生产的最先进的工艺0.09微米,同时0.045微米也正处在积极研发试验当中。而国际上Intel等公司正在将技术节点向0.022微米推进。在半导体集成电路制作过程中,光刻工艺是非常重要的一道工序。它的重要性在于准确定义集成电路的图形尺寸,以及前后层之间的对准。光刻工艺的好坏,对后道制程中蚀刻(Etching)、离子注入(Ion Implantation)等工艺的准确进行至关重要。在光刻工艺过程中,有几个比较重要的衡量规格参数:关键尺寸CD(CriticalDimension),层对准度(Overlay),图形缺陷(Defect)。其中,CD和Overlay水平主要决定于曝光工序的参数,如能量,对准度等。而图形缺陷水平则大多数决定于一些环境参数或者Track工艺参数。在光刻工艺发展的过程中,除了对线条定义的要求越来越严格,对图形缺陷的控制也越来越苛刻。本文的研究方向主要对以下几种典型图形缺陷的机理进行研究,并对工艺参数角度进行试验和调整优化从而改善缺陷水平。1.线条剥离的问题研究与解决在光刻尤其是线条特征图形(Line/Space)完成之后,经常发生图形剥离的现象(line peeling),尤其是较易发生在CD比较小的图形区域。而且剥离的图形经常会在显影之后易被冲刷到非缺陷图形区域,造成后道蚀刻时部分区域被过蚀刻,而部分区域会欠蚀刻。本文的研究对于最基本的粘附力不足引起的图形剥离现象,探讨HMDS的中文(HMDS)的引用及应用条件的优化,在不影响整体产能的前提下,提高图形附着力从而减少图形剥离的发生机率。2.ESCAP型光阻由于PEB延迟导致缺陷的研究和改善对ESCAP光阻,有其明显的制程优势,(Etch Resistance好,Film Loss少,制程更稳定),但由于其PEB敏感度比较高,对环境更加敏感度,导致它比Acetal型光阻更易受到PEB工艺参数和环境的影响。针对此部分,本文着重研究曝光前烘(PEB)延迟发生的机理及相关现象,通过优化环境调整工艺及生产参数达到对延迟的消除,从而消除相应的缺陷。3.前道制程污染所致图形底部缺陷的研究和改善光刻作为图形部门,在工艺完成后会设相关的检查工序。而很多前制程的问题会直至光刻结束才暴露出来,并且对光刻造成比较大的影响。通过对工艺参数及环境特征参数的调整优化,我们基本有效地消除了以上三类缺陷,并且通过对优化工艺参数的标准化,还将其应用于其它类似缺陷的控制并通过试验证明行之有效。