Turbo乘积码（Turbo Product Code,TPC）是一种重要的纠错码。它能够以较低的复杂度实现逼近香农极限的纠错性能。Turbo乘积码由多个维度的分组码级联而成。同一维度的码字能够并行编解码。这样的高度并行结构使得TPC适用于需要高吞吐率的场合。此外TPC的最小码距较大,这使得TPC的错误平层（error floor）较低。以上优点使得TPC自诞生起就获得了广泛的关注,并且被纳入IEEE 802.16等通信标准中。TPC同时也被认为适用于100G光通信以及存储领域。TPC可以由各种分组码构成,比如BCH码,polar码,LDPC码等。目前普遍使用BCH码构成TPC。对于BCH码可以使用Chase-2算法或者排序统计译码（Ordered Statistics Decoding,OSD）算法等译码算法。其中Chase-2算法在复杂度和性能之间取得较好的折中。Fast Chase算法是对Chase-2算法的改进,降低了计算复杂度但是没有引入任何性能损失。非BCH的分组码构成的TPC也受到了学者一定程度的研究,但是受关注的程度远不如BCH构成的TPC。TPC解码器的硬件架构也受到了广泛研究。公开文献中的几乎所有TPC解码器基于Chase-2算法或者Fast Chase算法。TPC的Chase解码器一个最大的设计难点就是二维存储的访问冲突问题。目前已有很多学者提出了 TPC解码器的各种硬件架构,这些架构通过各种方式解决了二维存储的访问冲突问题,为高吞吐率解码器的设计铺平了道路。尽管Chase-2算法及其改进型Fast Chase算法在复杂度和性能之间取得较好的折中。但是仍然具有较高复杂度,如何进一步减少其算法的复杂度是非常值得研究的。此外,公开文献中各种解码器架构的吞吐率大多在10Gbps左右或以下,已经不能满足如今100G光通信等需要高吞吐率的应用场景。Viasat公司曾在公开文献中给出了适用于100G长途光纤的TPC解码器的综合结果,但是没有给出任何详细的硬件架构。吞吐率100G的TPC解码器会有很大的功耗和面积,如何高效设计更高吞吐率的解码器架构是值得探讨的一个问题。本文详细调研了BCH码构成的TPC的Chase-2算法和OSD算法。对不同码字下的两种算法进行仿真,并给出了误比特率曲线。同时本文调研了 polar码构成的TPC。本文使用SCL算法作为polar码的解码算法,并给出了误比特率曲线。为了降低Chase-2算法的计算复杂度。本文提出了两种Chase算法的改进算法。第一种算法舍弃了外信息,实现软输入硬输出的效果。传统的TPC解码算法计算外信息来更新软输入。计算外信息的复杂度较高,并且更新存储模块中的外信息或软输入会造成二维存储访问冲突问题。本文所提出的这种软输入硬输出的算法通过舍弃外信息来降低计算复杂度。此算法的纠错性能介于传统的软解码算法和硬解码算法之间。第二种算法简化了外信息的计算方法。这种简化的外信息计算方式使得一个分量码中全部比特的外信息的绝对值是相同的,只是符号不同。这使得整个计算外信息的步骤只要一个实数减法操作。计算外信息所需的实数计算量降到了可以忽略不计的程度。这种算法改进减少了复杂度但是造成的性能损失几乎可以忽略。在硬件架构方面,本文设计了两种解码器架构。首先本文设计了一款适用于100G光通信的TPC解码器。为了降低解码器的面积消耗,这一架构使用了数种简化复杂度的方法,实现了Fast Chase算法的高效实现。这一解码器在台积电28nm工艺下综合。综合结果表明,这个解码器的面积效率（吞吐率/面积）比公开文献中的相同应用场景的TPC解码器好上将近1倍。本文也根据所提出的简化外信息的算法设计了相应的硬件架构。这种架构使得计算外信息对应的模块的面积和整个解码器的面积相比可以忽略不计。此架构在90nm工艺下进行综合。综合结果表明这一解码器的面积比公开文献中针对相同码字并且吞吐率相似的解码器节省了 40%。