12位高速SAR ADC的研究与设计

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逐次逼近式(Successive Approximation Register,SAR)模数转换器(Analog to Digital Converter,ADC)具有功耗低、面积小、结构简单等优点,因此被广泛应用于医疗可穿戴设备、航空航天和工业测量等对ADC采样率要求不高的领域。而近些年来,由于工艺技术的改进和设计能力的提升,使得SAR ADC成为高速ADC中的研究热点。本文对中等精度的高速SAR ADC中的采样保持电路、数模转换器(Digital to Analog Converter,DAC)、比较器和多相时钟电路等主要功能模块展开研究,设计了一种采样率达到80 MS/s的12位高速SAR ADC。通过采用含冗余位的分段式DAC提升了转换速度,并降低了高段电容阵列的非线性误差。采样保持电路采用了栅压自举开关和下极板采样技术以提升精度,而比较器电路则采用了动态预放大级再生比较器,降低功耗的同时提升了速度。此外,针对传统多相时钟产生电路的时钟频率易受到工艺、电压和温度变化影响的缺点,通过采用数字校准的方式提高了时钟信号频率的稳定性。本文基于40 nm CMOS工艺进行电路原理图和版图的设计,核心版图面积为540μm×70μm。仿真实验结果表明,1.2 V电源电压供电情况下,ADC的功耗为4.06 mW,采样率可达到80 MS/s,无杂散动态范围(SFDR)为77.9 dB,信噪失真比(SNDR)为71.2 dB,优值(FOM)为17.5 fJ/conversion-step,有效位数(ENOB)为11.5 bit。
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