视频编码中的帧间预测是H.264、MPEG-4以及AVS等高压缩率标准中的重要技术。它是利用视频图像邻近帧间的相关性,即时间相关性,来达到图像压缩的目的。大多视频图像相邻帧间的细节变化是很小的,即视频图像帧间具有很强的相关性,利用该特点进行帧间编码,可获得比帧内编码更高的压缩比,但与此同时实现复杂度也大大提高,为视频编码芯片的实现带来了难度。本文主要对AVS标准中的帧间预测编码的硬件实现技术进行研究,首先提出了基于预测起始点的小范围内的运动估计的策略,极大的减少了运算量、存储面积,并且有效缓解了总线的压力。其次提出了半像素与四分之一像素搜索并行的快速算法,减少了编码处理时间,保证了编码器的实时编码和编码性能。同时,本文提出了一种实现复杂度较低的Symmetric模式算法,提高了编码的性能。由于目前不使用率失真优化的模式选择,但却直接决定了编码性能的优劣,本文着眼于适于硬件实现的模式选择策略,进行了深入的探讨,提出了一系列模式选择算法。通过比较多种帧间预测的参考算法,并从编码性能与硬件代价两个方面进行了权衡,最终提出了适于硬件实现的算法并且设计了VLSI结构。首先,在保证速度的前提下,本文分别提出了基于面积优化和功耗优化的整像素运动估计实现结构。其次,本文设计了能够进行二分之一像素与四分之一像素并行搜索的高速处理的硬件实现结构。最后,提出了在现有的设计基础上如何做结构扩展,以支持高清编码器(1920x1080@60fps)的实时编码要求。本文设计的硬件结构在FPGA以及Design Compiler上分别进行了综合仿真,并给出了实现结果。相比于参考文献中相关的设计结构,该设计具有复杂度低、面积小、速度快的特点。本文还对AVS标清编码器中的通用结构进行了探讨。首先提出了兼容整像素搜索与分像素搜索计算单元数据通路的通用结构设计,该结构将差分计算、插值滤波紧密的整合在一起。接着提出了兼容整像素搜索和蝶形整数余弦变换的通用结构设计,将运算量极大的两个计算模块,根据两者的运算相似性,整合到一套可以配置的结构中。本文提出的通用结构在极大的减少了硬件的实现面积的同时,也为编码器实现更复杂的算法提供了保障。我们的编码器最终在FPGA开发平台上实现了标清序列(720x576@25fps)的实时编码,可以支持到P帧、B帧、2个参考帧、四分之一精度像素的运动搜索和运动补偿、场编码和帧编码。