鉴于忆阻器阵列的交叉结构具有天然的乘累加运算加速特性，并且忆阻器本身拥有非常优越的综合存储性能和类似神经突触的多值可调性，基于忆阻器阵列实现神经形态处理芯片有望打破传统计算机体系架构的“冯洛依曼瓶颈”，为后摩尔时代高效率实现人工智能提供硬件续航支撑。然而现有器件水平下，实际的忆阻器件存在诸多的非理想特性，如非线性度、器件的波动、有限的位数精度和有限的高低阻值比等，与理想中完美的神经突触存在较大差距。特别是器件的非线性限制了突触权值的有效调控，进而制约了神经网络应用时的识别率。另一方面，3D集成技术是忆阻器实现超高密度集成的重要途径之一，为忆阻器在大规模神经网络上的应用提供了技术基础，但传统的忆阻器3D阵列模型存在仿真资源消耗巨大的问题限制了其在大规模阵列(如兆比特级)中的仿真测试，严重制约了忆阻器3D阵列在大规模神经网络应用上的发展。本文针对现有器件水平下，设计可基于忆阻器阵列硬件实现的具有较高识别率的MLP神经网络开展研究。论文的主要工作如下：
　　第2章综述了当前两类重要的忆阻器集成阵列和MLP网络的原理。首先综述了忆阻器2D阵列的基本结构、读写策略及其等效电路模型(第2.1节)。然后，又综述了忆阻器3D阵列的基本结构、读写策略及其传统的等效电路模型，并简要分析了传统模型存在问题(第2.2节)。最后，还综述了目前针对MLP网络的相关研究(第2.3节)。
　　第3章研究了基于忆阻器2D阵列的二值化MLP网络设计，提出了一种基于忆阻器2D阵列的二值化MLP识别网络。首先，阐述基于忆阻器2D阵列的二值化MLP网络总体方案设计(第3.1节)。然后，讨论了网络设计中的关键技术，包括隐含层大小的设计、阵列操作的设计和权值编码策略(第3.2节)。最后，仿真验证了研究面向二值化MLP网络的忆阻器2D阵列读写操作的可行性，分析了该设计在阵列操作上所产生的时延、功耗和占用面积，并讨论了器件非理想因素对网络识别率的影响(第3.4节)。
　　第4章研究了忆阻器3D阵列建模，提出了一种忆阻器3D阵列的简化模型。首先基于忆阻器3D阵列的结构，分析了忆阻器3D阵列的数据存储模式，推导得出可以传统模型可以简化的电路节点，降低了传统模型的复杂度(第4.1节)。然后，对该简化模型的读、写操作的准确性进行仿真验证，同时还评估了简化模型的性能优势(第4.2)。最后，基于提出的简化模型还研究了各参数对忆阻器3D阵列性能的影响(第4.3节)。
　　第5章研究了基于忆阻器3D阵列的二值化MLP网络设计，提出了一种基于忆阻器3D阵列的二值化MLP在线学习网络。首先，阐述了基于忆阻器3D阵列的二值化MLP网络总体方案设计(第5.1节)。然后，讨论了网络设计中的关键技术，包括隐含层大小的设计、阵列操作的设计和权值编码策略(第5.2节)。最后，仿真验证了研究面向二值化MLP网络的忆阻器3D阵列读写操作的可行性，分析了该设计在阵列操作上所产生的时延、功耗和占用面积，并讨论了器件非理想因素对网络识别率的影响(第5.3节)。