随着国际金价的不断攀升，金线封装的成本已经不能满足广大客户群的需求。因此新的替代材料铜自从2000年以来不断进入封装产业。加上2009年的金融危机使得电子芯片产品的成本更加低廉，因此高产量低成本封装成为当前封装产业发展的方向，从而铜线封装成为更受欢迎的选择，尤其是在一些细节距的产品中应用更为广泛，它的另一个优点在于具有更好的强加速应力测试可靠性能。最近几年很多国内外论文研宄铜线中揮线键合的优越性D与金线键合相比较，其最明显的意义就在于它的廉价成本，具有良好的电性能和热电学效应及其可靠性。从90rim以下集成电路制造工艺开始层间结构都采用低介电常数介质和铜金属层，并在介电层和铜之间添加氮化钽或钽阻挡层，随着每一个新的集成电路越来越低的层间电介质介电常数的技术节点和铜互连技术的发展，因此铜线键合对于揮盘的损伤风险，变得更加严峻。这些低介电常数材料和相对较低的粘附强度材料组成的层间介质与铜堆叠是增加铜引线键合损伤风险的主要原因。然而对于低介电常数的内在脆且晶圆较差的层间粘附性，加上铜比金具有更高的机械强度和硬度，并且需要使用更严重的引线键合的参数(较高的力，更高的功率，较高的温度)。加上电子打火后的铜煌球表面容易氧化，更加增强了其硬度，在以上因素的共同作用下，煌盘容易形成成坑，对于脆的低介电常数介质的芯片而言，成坑的结果就是层间介质层断裂，致使电路短路或者断路，最终导致芯片电性能失效。因此，这就成为封装行业最大的挑战。因此需要更为严谨的铜线键合的研究。我们可以通过两大方面对层间介质断层进行优化改进。一方面，优化层间介质结构，通过对不同傳盘结构分析总结出各自的优缺点；另一方面，优化键合工艺参数，本论文基于QFN封装铜线键合，对55nm低介电常数芯片进行实验设计，主要的研究方向就是通过了解铜线材料的固有特性，以及所使用的惰性气体的特性，包括晶圆芯片工艺设计来实现降低缺陷的情况下，基于低介电常数介质键合缺陷的分析。从而根椐分析的结论提出相对于改善缺陷的方法，使得铜线封装可以得到更高的良率。本论文的研究方向就是通过分析这些材料的键合环境特性以及芯片辉盘的结构设计，进而采用最优材料，在最优环境下。并通过键合工艺的的优化，使得悍盘损伤概率降到最低。对于改善缺陷的方法，铜线键合参数优化是一种行之有效的方法，但是这种方案的有效实施，需要更可靠的材料及稳定环境的支持，才能使其优势得到充分发挥，本论文着重从以下几个方面来开展研宄：1)结合现有工艺条件，逐步分析材料的特性，键合环境的特性；2)根据晶圆制造工艺的特点，根据大量数据的论证，总结出针对铜线键合的辉盘设计方法；3)基于当前晶圆制造工艺，通过工艺优化的方法，通过实验找到最佳工艺参数；4)在上述工艺优化过程中，通过湿气老化实验检验工艺优化的的可靠性及可操作性；5)通过大批量量产对工艺优化后的参数进行最后的验证，以获得稳定的工艺参数，将其投入更广泛的生产，最终获得更高的良率D