随着处理器性能和通信技术的快速发展,人们对数据传输速率的要求越来越高,SerDes芯片已经取代传统并行传输成为新一代高速串行接口的主流。在高速SerDes接口芯片的设计中,抖动是最需要设计者关注的问题。研究抖动仿真技术是为了能够精确地仿真SerDes电路设计,有效地验证并提升SerDes芯片的抗抖动性能,设计出性能优良的SerDes芯片。本论文首先研究了SerDes芯片的电路结构;其次对影响其抗抖动性能的各种因素如传输线、封装管脚、输入信号等进行研究分析与建模,并将建立的模型加入到仿真中,对电路进行了精确地仿真;然后针对仿真结果,研究分析了SerDes芯片中的CDR电路和预加重电路,以求通过时钟数据恢复技术和信号均衡技术来改善芯片的抗抖动性能;最后完成了SerDes芯片的后端设计与物理实现,成功流片后对SerDes芯片进行了测试。本论文主要研究SerDes芯片设计中的抖动仿真技术,利用Verilog-A语言完成了输入时钟及数据信号的抖动模型、传输线模型、封装模型的建立;并使用这些模型基于Hspice软件仿真了SerDes电路设计;基于Cadence Virtuoso软件完成了SerDes芯片中的CDR和预加重电路的设计,提高了芯片的抖动容限;基于Mentor Calibre软件对SerDes版图设计进行了规则检查。经过仿真验证过的设计采用SMIC 0.13um CMOS混合信号工艺实现,最终实现的SerDes芯片的抖动容限为0.25UI。