近年来,随着晶体管的尺寸不断减小,短沟道效应的日益加重使得硅基器件的速度和功耗逼近了物理极限,因此需要寻找新型的沟道材料,以同时满足对未来集成电路低功耗和高性能的要求。二维（2D）材料凭借其原子级厚度与平整度、优异的电学性能被视为一种极具应用潜力的沟道材料。其中,室温下具有高迁移率的硒化铟（InSe）和具有二维铁电性的三硒化二铟（α-In₂Se₃）成为研究热点。本文围绕低功耗InSe场效应晶体管（FET）的制备与分析以及α-In₂Se₃铁电性的应用开展研究,主要研究工作及成果如下:1、采用多种表征手段,建立了InSe薄膜层数确定的方法,并揭示了InSe拉曼光谱、表面电势、导电性等材料特性随厚度的变化规律。借助微机械剥离工艺实现了层数可控的2D InSe薄膜制备,采用高分辨光学金相显微镜和原子力显微镜（AFM）相结合的方法,获得了InSe薄膜厚度比对色卡,实现对薄膜厚度快速简洁的识别。采用共振拉曼、XRD和TEM等表征手段分析表明所用InSe为ε相。通过对不同厚度薄膜的测试,拉曼结果显示A₂’-LO(200 cm^-1)的峰强可用于InSe层数确定的重要参考指标。导电AFM（CAFM）测试显示出薄膜之间存在的层间电阻,开尔文探针力显微镜（KPFM）揭示了随着薄膜层数减少,表面电势（功函数）增加的趋势,为选择合适的金属与材料实现良好的欧姆接触提供了理论支持。2、采用传统光刻工艺,制备出亚阈斜率（SS）低至89.2 m V/dec的InSe低功耗FET,并发现了介电层表面陷阱电荷密度是影响SS的关键因素。首先通过对衬底材料表面的处理和介电材料的研究,结合KPFM对InSe材料表面电势的研究结果,选择合适厚度的InSe材料与金属电极实现良好的欧姆接触。使用300 nm Si O₂介电层制备了InSe背栅FET,其电流开关比为2.75×10⁶,载流子迁移率达到184 cm²V^-1s^-1,并且SS低至406 m V/dec,V_th降低到-7.67 V。为进一步提高器件性能,采用臭氧为氧源淀积了15 nm的Al₂O₃栅介质,虽然器件迁移率只有20 cm²V^-1s^-1,但是SS降低到89.2 m V/dec,这是目前已报道的InSe FET结果中最小的SS,并且V_th降至-0.356 V。通过对电学性能的系统分析证明了Al₂O₃栅介质器件的低SS主要是因为介电层表面具有更低的陷阱电荷密度,并且迁移率低的主要影响因素是表面极性声子（SPP）散射。对比当前研究进展,我们的器件的低功耗性指标为目前报道最低,成功地证明了InSe FET在低功耗柔性电子器件中的应用潜力。3、利用铁电栅叠层的负电容特性和电荷存储特性,结合转移电极工艺,首次实现了InSe NCFET和增强型FET的制备,器件最小SS为19.3 m V/dec,V_th正漂到0.92V。首先,制备了2/15 nm Al₂O₃/HZO铁电栅叠层的InSe NCFET,其最小SS为58m V/dec,突破了室温下的热电子极限。其次,通过优化铁电层HZO厚度,将2/15nm Al₂O₃/HZO铁电栅叠层改为2/20 nm组合,器件SS_min降低到31.4 m V/dec,平均SS在三个数量级的漏电流范围内均小于60 m V/dec,并且开关比达到1×10⁶,V_th降低到-0.74 V。同时通过对滞回电压、SS和|V_th|随V_DS变化趋势的分析,证明了背栅NCFET结构的独特性。最后,利用铁电栅叠层电荷存储的原理,对优化后的器件进行脉冲电压偏置,实现栅介质中电子的存储,以实现增强型InSe FET。在+4 V脉冲电压偏置1 s后,V_th正向移动到0.28 V,SS_{for min}也降低到了29.4 m V/dec。而在+4 V脉冲电压偏置了10 s后,V_th增加到0.92 V,并且SS_{for min}=19.3 m V/dec,SS_{rev min}=26.6 m V/dec。实验证明了铁电栅叠层的应用可以实现超低功耗的增强型InSe FET。4、首次利用α-In₂Se₃的铁电性制备了α-In₂Se₃/Mo S₂铁电异质结。首先从晶体结构上分析了α-In₂Se₃的铁电性来源于其晶体结构中心对称性的破坏,采用TEM和拉曼光谱证明了所用的In₂Se₃为α相并具有中心不对成的晶体结构。其次PFM测试结果表明了室温下α-In₂Se₃薄膜中面外和面内压电性的共存,并证明随着层数的变化,铁电畴的形成与样品厚度没有直接关系。然后采用CAFM证明了α-In₂Se₃/Mo S₂异质结具有稳定且可逆的非易失性电阻开关特性,其开关比大100,I-V曲线显示出电滞回现象,该方法提供了用于快速稳定地分析铁电异质结性能的可能性。最后在使用转移电极技术制造的实际异质结器件中观察到了电阻开关效应。结果表明,2Dα-In₂Se₃与Mo S₂对于实现非易失性的信息存储器件具有极大的应用潜力。